Engins Blog

August 4, 2009

Verifikation von Energiespar-IC-Entwürfen mit CPF

Abgelegt unter: IC-Entwurf — admin @ 8:37 pm

Mit CPF lassen sich energieverschwendende Fehler bereits früh im Chip-Entwicklungszyklus erkennen. CPF fügt sich hierzu in den Entwicklungszyklus ein. Es kann die Energiespar-Funktionen überprüfen und Fehler zügiger lokalisieren als bisherige Methoden, die erst am Ende des Entwicklungsprozesses angewendet werden können.

Schaltungen werden mit immer kleineren Strukturbreiten (90 nm, 65 nm etc.) integriert, und damit tragen  Leckströme signifikant zur Gesamtstromaufnahme der Schaltung bei. Für ICs kommen daher neue Verfahren und Entwurfstechniken zum Einsatz, um diese Leckströme zu minimieren:

* Power Gating – die Trennung von Schaltungsteilen von der Versorgung,
* die Isolation von Logikblöcken,
* State Retention – Zustandserhaltung und
* Clock Gating – die Aktivierung des Taktes nur bei Bedarf.

Quelle: www.elektroniknet.de/home/designtools/fachwissen/uebersicht/l/chipic-design/verifikation-von-energiespar-ic-entwuerfen

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